概述和功能介绍
这个接口PHY IP符合DisplayPort 1.4版本规范,支持1.62Gbps(RBR)到5.4Gbps(HBR2)的传输速率。这个IP集成了100欧姆终端电阻和均衡器,具有共模偏置功能,能够根据需求调节功率。这个IP的模拟特性可以进行按需定制,如CDR带宽,均衡器强度,终端电阻,BGR电压,稳压器电压。这个IP的交付件包含支持PLL测试的文件和内部模拟信号监控 1.8V/0.9V电源。
功能描述
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符合eDP版本1.4a / DP版本1.4的发射器
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支持HDCP1.4和HDCP2.2(可选)
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支持前向纠错(可选)
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由可配置的(4/2/1)链路通道和一个AUX通道组成
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支持1.62/2.7/5.4/8.1Gbps(HBR3)比特率和所有推荐的链路率(即2.16Gbps等)
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支持1或2或4车道的主链接操作
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同时支持默认的和增强的框架模式
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支持SST模式
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支持视频包和音频包(最大8ch)
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支持正常和交替扰频器种子重置
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支持通过I2C-over-AUX事务进行的E-EDID数据读取
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支持视频测试模式生成器(符合DP链路CTS v1.2)
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配置寄存器可通过AMBA接口进行编程
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在TSMC 12nm FFC工艺中通过硅验证
交付件
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Verilog RTL或链接控制器的网列表源代码。
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合成和STA的抽象定时模型
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综合和物理布局的时间限制
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行为虚拟模型,模拟测试台,运行控制脚本和测试刺激
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物理设计数据库
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集成指南
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参考软件示例代码